Блог НТЦ Метротек » ПЛИС

10 Gigabit Ethernet? Получайте!

Константин Добросолец — Fri, 04 Jun 2010 10:45:48 +0000

В секретных лабораториях НТЦ Метротек был покорен новый предел скорости передачи данных. Встречайте: макет 10G Ethernet девайса, который без проблем справляется со 100% нагрузкой.

Невооруженным взглядом видно, что платформа общая с небезызвестным Bercut-ET, но все самое интересное спрятано в интерфейсной плате.

На данный момент прибор работает в режиме шлейф (aka loopback) и имеет следующий функционал:

заворот пакетов размером от 64 до 65000 байт — прочие пакеты уничтожаются
Фильтрация фреймов по результату проверки CRC — ошибочные фреймы уничтожаются
Шлейф 1 уровня — заворот трафика без изменений на физическом уровне
Шлейф 2 уровня — заворот пакетов без CRC ошибок + обмен мак адресов
Шлейф 3 уровня = шлейф 2 уровня + обмен IP адресов
Шлейф 4 уровня = шлейф 3 уровня + обмен UDP/TCP портов
Возможность задания MAC адреса интерфейса — весь входящий трафик проходит фильтрацию по этому адресу
Сетевой интерфейс. Прибор отвечает на пинги и arp запросы (на arp запросы отвечает даже в режиме шлейфа)
Распознавание во входящем пакете до 3-х VLAN и до 3-х MPLS меток.
Отображение статуса линка

И это только начало :)

Cей девайс оттестирован с помощью коммутатора D-Link DGS-3426, который был снабжен двумя 10G модулями. В качестве физического уровня у нас были XFP модули и многомодовое волокно. Сердцем системы является FPGA Arria GX, трансиверы которой были использованы, чтобы организовать XAUI интерфейс.

100G Ethernet на FPGA? Не проблема!

Константин Добросолец — Sat, 10 Oct 2009 08:11:54 +0000

На altera.com появился видеоролик где демонстрируются возможности 40-nm чудо-камня Stratix IV GT. А возможности у этой FPGA нешуточные: помимо громадной емкости (к этому уже привыкли) присутствуют трансиверы, которые способны работать на скорости до 11.3Gbps. А это значит, что ничто не мешает поднять 100G линк (100G ethernet, например), причем минуя какие-либо внешние микросхемы трансиверов, соединив 10 внутренних трансиверов FPGA (каждый по 10Gbps) с оптическим модулем.
Кроме того на сайте уже предлагают заказать 100G development board. О цене можно только догадываться.

Подробности: тут.

Новьё: Arria II GX

Константин Добросолец — Wed, 04 Feb 2009 12:28:14 +0000

Altera решила развивать семейство ПЛИС Arria GX. Что ж, значит сравнительно недорогие FPGA с расширенными (наличием высокоскоростных трансиверов) возможностями ввода/вывода находят применение на рынке.

Результатом усилий инженеров стало второе поколение: Arria II GX . Что же в ней интересного:

40 нм тех.процесс (истинные нанотехнологии ;)
Куча быстрых (до 350 МГц) DSP блоков
До 16-ти полнодуплексных трансиверов, которые способны работать на скоростях от 155 Мбит/c до 3.75 Гбит/c
Встроенные физические подслои для быстрой и беспроблемной реализации высокоскоростных протоколов (PCIe, Gigabit Ethernet, SDH/SONET, XAUI и др.). Т.е. 10 Gigabit Ethernet можно разместить в Arria II GX, используя для соединения и трансивером XAUI интерфейс
До 612 пользовательских входов/выходов.
Шустрые LVDS (диф.пары). Скорость до 1 Гбит/с
Низкое энергопотребление

Источник доброй вести: http://www.altera.com

Интерфейсы и DDR

Константин Добросолец — Thu, 15 Jan 2009 09:13:40 +0000

У многих сокращение DDR (double data rate) связывается исключительно с опереативной памятью, хотя работа по двум фронтам синхросигнала используется в различных интерфейсах. Актуальный пример — XGMII интерфейс, используемый в технологии 10G Ethernet. Шина данных в нем 32-х битная и синхросигнал имеет частоту 156.25 МГц. Если умножить одно на другое, то то мы получим только 5 ГБит/с, но никак не 10 ГБит/с. Все дело как раз в DDR, то есть у нас появляется новое 32-х битное слово данных каждый полупериод синхросигнала — по положительному и отрицательному фронту. В итоге пропускная способность увеличивается в два раза.
Для работы с DDR интерфейсом в ПЛИС Altera (Cyclone III в частности) предусмотрены т.н. DDR регистры. Все подробности содержатся в Cyclone III handbook. Отмечу лишь, что DDR регистры бывают входные и выходные. Входные преобразовывают N-битный DDR интерфейс в 2*N-битный, работающий по одному фронту. Выходные же регистры выполняют обратную процедуру: выдают 2*N-битное слово, поступающее по одному фронту синхросигнала, половинками по N бит, но по каждому (и положительному и отрицательному) фронту, т.е. каждый полупериод.