altera — НТЦ Метротек. Архив блога

LinkMeUp. Выпуск № 41. System on Chip

Наталья Крапкина — Fri, 29 Jul 2016 21:11:05 +0000

Готов новый выпуск регулярных аудио-подкастов LinkMeUp, направленных на популяризацию образования в области сетевых технологий. Вы можете послушать рассказ Павла Курочкина о том, как устроены Ethernet-анализаторы и какую роль в их архитектуре играет технология System on Chip:

http://linkmeup.ru/blog/250.html

#SoC #FPGA #LinkMeUp

Altera: чип с оптикой

Антон Фельдман — Mon, 04 Apr 2011 14:34:04 +0000

Altera анонсировала выпуск чипов с оптическими интерфейсами на борту (см., там же ссылка на white-paper)! Два приёмника, два передатчика, 28GBps на трансивер. Надеюсь, это не первоапрельская шутка. Представьте, что можно при помощи этой штуки сделать в нашей области, а?

PS. Спасибо Косте Добросольцу за информацию.

10 Gigabit Ethernet? Получайте!

Константин Добросолец — Fri, 04 Jun 2010 10:45:48 +0000

В секретных лабораториях НТЦ Метротек был покорен новый предел скорости передачи данных. Встречайте: макет 10G Ethernet девайса, который без проблем справляется со 100% нагрузкой.

Невооруженным взглядом видно, что платформа общая с небезызвестным Bercut-ET, но все самое интересное спрятано в интерфейсной плате.

На данный момент прибор работает в режиме шлейф (aka loopback) и имеет следующий функционал:

заворот пакетов размером от 64 до 65000 байт — прочие пакеты уничтожаются
Фильтрация фреймов по результату проверки CRC — ошибочные фреймы уничтожаются
Шлейф 1 уровня — заворот трафика без изменений на физическом уровне
Шлейф 2 уровня — заворот пакетов без CRC ошибок + обмен мак адресов
Шлейф 3 уровня = шлейф 2 уровня + обмен IP адресов
Шлейф 4 уровня = шлейф 3 уровня + обмен UDP/TCP портов
Возможность задания MAC адреса интерфейса — весь входящий трафик проходит фильтрацию по этому адресу
Сетевой интерфейс. Прибор отвечает на пинги и arp запросы (на arp запросы отвечает даже в режиме шлейфа)
Распознавание во входящем пакете до 3-х VLAN и до 3-х MPLS меток.
Отображение статуса линка

И это только начало :)

Cей девайс оттестирован с помощью коммутатора D-Link DGS-3426, который был снабжен двумя 10G модулями. В качестве физического уровня у нас были XFP модули и многомодовое волокно. Сердцем системы является FPGA Arria GX, трансиверы которой были использованы, чтобы организовать XAUI интерфейс.

Как подружить ahdl и ctags

Алексей Литвинов — Tue, 19 Jan 2010 16:40:18 +0000

Вот пришлось просматривать старенький проект на AHDL. Как выяснилось, ctags AHDL не поддерживает, а без него очень тяжко.

Но если гора не идет к Магомету, то Магомет идет к горе. Оказывается, можно самому «прикрутить» поддержку любого языка.

Для примитивной поддержки языка ahdl нужно добавить следующие строчки в файл ~/.ctags:
--langdef=ahdl --langmap=ahdl:.tdf --regex-ahdl=/^[ \t]*SUBDESIGN[ \t]*([a-zA-Z_0-9]+)/\1/m,SUBDESIGN/ --ahdl-kinds=+m

Радуемся жизни :)

100G Ethernet на FPGA? Не проблема!

Константин Добросолец — Sat, 10 Oct 2009 08:11:54 +0000

На altera.com появился видеоролик где демонстрируются возможности 40-nm чудо-камня Stratix IV GT. А возможности у этой FPGA нешуточные: помимо громадной емкости (к этому уже привыкли) присутствуют трансиверы, которые способны работать на скорости до 11.3Gbps. А это значит, что ничто не мешает поднять 100G линк (100G ethernet, например), причем минуя какие-либо внешние микросхемы трансиверов, соединив 10 внутренних трансиверов FPGA (каждый по 10Gbps) с оптическим модулем.
Кроме того на сайте уже предлагают заказать 100G development board. О цене можно только догадываться.

Подробности: тут.

Новьё: Arria II GX

Константин Добросолец — Wed, 04 Feb 2009 12:28:14 +0000

Altera решила развивать семейство ПЛИС Arria GX. Что ж, значит сравнительно недорогие FPGA с расширенными (наличием высокоскоростных трансиверов) возможностями ввода/вывода находят применение на рынке.

Результатом усилий инженеров стало второе поколение: Arria II GX . Что же в ней интересного:

40 нм тех.процесс (истинные нанотехнологии ;)
Куча быстрых (до 350 МГц) DSP блоков
До 16-ти полнодуплексных трансиверов, которые способны работать на скоростях от 155 Мбит/c до 3.75 Гбит/c
Встроенные физические подслои для быстрой и беспроблемной реализации высокоскоростных протоколов (PCIe, Gigabit Ethernet, SDH/SONET, XAUI и др.). Т.е. 10 Gigabit Ethernet можно разместить в Arria II GX, используя для соединения и трансивером XAUI интерфейс
До 612 пользовательских входов/выходов.
Шустрые LVDS (диф.пары). Скорость до 1 Гбит/с
Низкое энергопотребление

Источник доброй вести: http://www.altera.com

Timequest timing analyzer

Константин Добросолец — Tue, 20 Jan 2009 16:20:02 +0000

После того как выполнена функциональная симуляция Вашего RTL описания, следует убедиться, что в конечном итоге цифровое устройство сможет работать с необходимым быстродействием в конкретном устройстве. Здесь на первый план выходят анализаторы таймингов. У компании Altera ставка сделана на Timequest timing analyzer, который успешно вытесняет некогда привычный Classic timing analyzer.

Самым интересным моментом является то, что у разработчика при задании временных констрейнов есть возможность использовать как GUI , так и непосредственно писать SDC скрипты (GUI является лишь front end’ом). Т.е. после компиляции проекта разработчик должен каким либо из двух упомянутых способов указать констрейны своего проекта (разнообразные временные характеристики, частоты, нестабильность, условия работы по температуре, напряжению и др.). После всего этого можно получить подробный отчет об устройстве и его быстродействии, вплоть до отдельных путей распространения сигналов.
Сам язык SDC скриптов весьма своеобразный, но несложный. Вот пример:
create_clock -name {rx_clk_156} -period 6.400 -waveform { 0.000 3.200 } [get_ports {rx_clk}]

Данная строка, будучи выполненной с консоли, либо запущенной в составе скрипта создаст синхросинал rx_clk_156 с периодом 6.4ns, заполнением 50%, и соответствовать он будет порту rx_clk в проекте.