Пример:

quartus_map super_design --verilog_macro="a=2" \
  --verilog_macro="b=3"

Данная строка создает два дефайна, которые эквивалентны следующим строкам в исходнике:

`define a 2
`define b 3

Т.е. можно без ковыряния в исходниках получать разные сборки, собирая проект с разными опциями. К примеру, с помощью ifdef’а можно организовать debug (входы/выходы/регистры для отладки). А при сборке нужно будет всего лишь определить соответствующий макрос.